 output logic       fifo_wsel,    // 0: from reg, 1: from digest</pre>
<pre style="background-color: #C0C0C0; margin:0; padding:0 ">  36:   output logic       fifo_wvalid,</pre>
<pre style="background-color: #C0C0C0; margin:0; padding:0 ">  37:   output logic [2:0] fifo_wdata_sel, // 0: digest[0] .. 7: digest[7]</pre>
<pre style="background-color: #C0C0C0; margin:0; padding:0 ">  38:   input              fifo_wready,</pre>
<pre style="margin:0; padding:0 ">  39: </pre>
<pre style="background-color: #C0C0C0;