:80] * SRC2[95:80]) &gt;&gt;14) + 1
temp6[31:0] ← INT32 ((SRC1[111:96] * SRC2[111:96]) &gt;&gt;14) + 1
temp7[31:0] ← INT32 ((SRC1[127:112] * SRC2[127:112) &gt;&gt;14) + 1
DEST[15:0] ← temp0[16:1]
DEST[31:16] ← temp1[16:1]
DEST[47:32] ← temp2[16:1]
DEST[63:48] ← temp3[16:1]
DEST[79:64] ← temp4[16:1]
DEST[95:80] ← temp5[16:1]
DEST[111:96] ← temp6[16:1]
DEST[127:112] ← temp7[16:1]
DEST[VLMAX-1:128] ← 0</pre>
<p><strong>VPMULHRSW (VEX.256 encoded version)</strong></p>
<pre>temp0[31:0] ← 