20世纪70年代随着微处理器的出现，计算机和半导体供应商逐渐认识到，集成电路需要在整个制造过程中尽可能早地进行测试，因为芯片制造缺陷率太高，不能等到系统装配好后再测试其功能是否正确，所以在IC做好之后就应对它进行测试，一般在自动测试设备上采用仿真完整系统激励和响应的功能测试方案进行。
20世纪90年代初期，创建一套能满足缺陷覆盖率水平的功能测试方案成本非常高昂，而且开发工作单调乏味，此时扫描测试显示出明显的优势，它具有可预测覆盖范围自动测试方案生成(ATPG)功能。与集成可测性设计(DFT)合在一起，设计人员能于设计早期保证其设计是高度可测的，且满足严格的质量要求，没有过多技术性工作，也不会造成计划延迟。在过去十年，这种从功能测试到扫描测试的转变代表IC测试走向了第二代。
如今整个系统都能放在一个芯片上，百万门SoC产生的新挑战带来了对第三代数字测试的需求。最根本的问题与经济效益有关，即设计人员和测试工程师应如何应用扫描测试，既达到可预测高覆盖率，同时制造成本低且对设计影响最小？之所以有这种要求的原因之一是如果要实现高覆盖率测试，扫描测试的数据量将急剧增长。决定扫描测试数据的因素包括：
上述每个因素都会随新一代硅片工艺技术进步而使最后的数据量大幅增加。把这些因素与芯片I/O的数量限制和速度增长，以及ATE通道的物理约束结合起来考虑时，会发现扫描测试时间和成本都将呈指数增长。
SoCBIST对一次通过测试综合方案DFTCompiler进行了扩展，使设计人员在其设计中可直接实施可预测逻辑内置自测(BIST)，而不会影响设计的功能、时序或电源要求。DBIST提供了一整套功能强大的BIST设计规则检测(DRC)、综合、集成、方案生成、验证及诊断能力。
·支持大量并行内部扫描链路，从而将测试时间缩短至少一个数量级；
尽管可以考虑其它更简单的扫描压缩技术，但都不能像逻辑BIST那样降低整个测试成本。此外，逻辑BIST是未来测试复用和移植的理想环境，它可使为某一内核/模块开发的测试也能应用于SoC/芯片级、板级和系统级测试当中。
传统逻辑BIST解决方案已出现多年，但仍因为若干根本问题没有得到广泛的应用，包括：
·工具仍限定在设计流程，而不是一个综合解决方案；
·覆盖率取决于随机逻辑BIST，这导致不可预测的设计影响和更低的测试质量；
·测试依赖于长时间自测，相对于在昂贵的ATE上的制造测试效率很低，只能预计故障检测率；
·诊断成为事后诸葛亮，需要专用ATE接口，不能提供完整的信息确定缺陷的位置。
图2是DBIST流程的主要步骤，和扫描DFT相比只额外多了几步，设计或测试开发工艺中没有引入新的迭代过程。该流程的关键是一组定义明确的逻辑BIST规则，作为寄存器转移级(RTL)规则检查基础和与RTL综合集成在一起的自动化规则冲突解决机制，DFTCompiler为扫描特性提供大量支持，所以DBIST方法对于现有大多数扫描流程只需要有一些简单的增强即可。在综合模块水平上，增加的逻辑BIST规则只用于能传播X值到符号分析仪的未控制节点，在其它扫描单元完成综合后，对冲突节点提供全面的测试节点可控性；在顶层上，未连接到ATE进行DBIST测试的芯片引脚通过附加封包扫描单元对观察进行控制。与传统逻辑BIST不同的是，无需增加测试点就可提高随机方案抵抗逻辑的可控性和可观察性。
在设计顶层，DBIST控制器自动由DFTCOMPILER合成、插入并连接到带DBIST的模块测试引脚上。为支持更大型设计，DFTCompiler可以使用扫描插入和带DBIST模块的“只测”模型，这些只测模型提供的容量几乎无限，大大缩短了顶级DBIST综合的运行时间。DBIST控制器几乎不需要用户输入，可自动配置用于最后内部扫描链路结构，其流程是透明的，它处于DBIST解决方案的中心并帮助得到最后的结果。
·一个或以上伪随机方案发生器(PRPG)，每个都由一个很宽的线性反馈位移寄存器(LFSR)和并行影子寄存器组成，以使晶种再植最优；
·一个或以上移相器，为内部扫描链路输入提供统计独立的PRPG值；
·一个或以上压缩器，把内部扫描链路输出数减少到1/4；
除了所需逻辑BIST功能外，DBIST还支持4个单独测试模式用于完整的制造测试程序：