静态随机存取存储器及其测试方法
本发明涉及固态存储器(solid-state memory)，更特别地，涉及不受“写干扰”(write disturb)现象影响的8晶体管(简称“8-T”)2/双端口静态随机存取存储器(static random access memory，SRAM)和用于 8_T 2/ 双端口 SRAM 的测试方法。
静态随机存取存储器(SRAM)已成为固态数据存储(solid-state data storage)的存储器技术的一种选择。
SRAM单元“静态”存储内容；即只要有电量施加到存储器中，则在每个单元中所存储的数据状态保持锁存。
这相对于动态随机存取存储器(dynamicrandom access memory, DRAM)，DRAM中的数据必须定期刷新以得到保留。
半导体技术中的最新进展已经能够将最小器件特征尺寸(如MOS晶体管栅极)缩小到亚微米范围。
由于整个芯片的大部分面积被分配给存储器，因此，当该小型化技术应用到存储器阵列时，该小型化特别有利。
如今，重要的存储器资源能够作为嵌入式存储器集成到较大规模的集成电路中，如微处理器、数字信号处理器和“片上系统”集成电路。
器件尺寸的这种物理缩放提出了重要问题，特别是嵌入式SRAM的连接和在SRAM中实现为“独立的”存储器集成电路器件(“stand-alone”memory integrated circuit)。
这些问题中的几个起因于形成于这些极小特征尺寸的晶体管的电气特性中渐增的不稳定性。
在单元至单元(cell-to-cell)的基础上，已观察到该不稳定性会增加读功能失败和写功能失败的可能性。
在这些达到或接近其电路设计极限的存储器中对器件不稳定性的敏感度是特别高的。
渐增的器件不稳定性和集成电路内大数量存储单元(晶体管)的结合导致了 I个或多个单元不能按预期读或写的高可能性。
例如，传统的8-T单元在写数据到其它单元期间易受状态的意外变化(unintent1nal change)的影响。
更具体地，在写数据到相同行的多个单元期间，观察到已选定的行中未被选定的列的SRAM单元(S卩“半选择”单元，“half_selected”cells)特别容易受存在于它们的位线上的“干扰”状况(也称为“写干扰”)的影响。
随着半导体制程按比例缩小，该“干扰”状况可能会变得严重起来。
由于基于March的测试简单且具有良好的故障覆盖率，因此March算法是大多现代存储器内建自测试(Built-1n-Self-Test，BIST)中执行的主要测试算法。
一般的March算法是基于单端口(single-port) SRAM，然而，并不能筛选出由于“干扰”状况失败的芯片。
鉴于上述情况，如何防止嵌入芯片中的存储器在“干扰”状况下失败，以及如何筛选出这些可能在“干扰”状况下失败的嵌入芯片中的存储器已经成为本领域的一个重要问题。
有鉴于此，本发明的目的之一在于提供一种静态随机存取存储器及其测试方法，以解决上述问题。
根据本发明的第一方面，公开了一种静态随机存取存储器。
存储单元阵列包括多个存储单元行，其中，该多个存储单元行由多个字线分别使能。
行译码器用于根据行地址设定所述多个存储单元行中的一个。
多个字线驱动器的每一个耦接于该行译码器和该多个存储单元行中的一个。
仲裁器用于保护相同字线上的多个存储单元不被同时访问。
根据本发明的第二方面，公开了一种静态随机存取存储器的测试方法，其中，该静态随机存取存储器包括具有多个存储单元行的存储单元阵列，每个存储单元行受多个字线中的一个使能，该方法包括:在该多个存储单元行的第一存储单元行的一单元上执行第一读操作；在该第一存储单元行的另一单元上执行第一写操作，以将第一数据写入该另一单元；以及在该第一存储单元行的该另一单元上执行第二读操作，以获得读取结果并根据该第一数据验证该读取结果；其中，该第一读操作的执行时间和该第一写操作的执行时间至少彼此重叠。
采用本发明，当在静态随机存取存储器上执行读/写操作时，可以避免由于“写干扰”问题引起的错误情况。
图1是根据本发明示例实施例说明一种静态随机存取存储器的方块图；
图2是根据本发明示例实施例说明一种基于March的改良型存储器测试方案的示意图；
图3是根据本发明不例实施例说明一种基于March的改良型存储器方案的不意图；
图4是根据本发明另一示例实施例说明静态随机存取存储器的测试方法的流程示意图。
以下描述为本发明实施的较佳实施例。
以下实施例仅用来例举阐释本发明的技术特征，并非用来限制本发明的范畴。
在通篇说明书及以下权利要求书当中使用了某些词汇来指称特定的元件。
本发明之主要构思是当在静态随机存取存储器上执行读/写操作时，避免由于“写干扰”问题引起的错误情况。
公开了两种示例实施例，其中，第一实施例是基于硬件的机制，其中，指向已选定的行但未被选定的列的存储单元(即“半选择”单元)的输入操作(incoming operat1n)是被禁止的；以及第二实施例是测试方案，其中，刻意创造“写干扰”来筛选出没有“写干扰”免疫力的存储器。
进一步的详细描述将参考附图进行描述。
图1是根据本发明示例实施例说明一种静态随机存取存储器的方块图。
该静态随机存取存储器100包括存储单元阵列(memory cell array) 102、行译码器(row decoder) 104、列译码器(column decoder) 106、多个字线驱动器(word-linedriver) 110_l_110_n和仲裁器(arbiter) 112。
存储单元阵列102可以是包括多个存储单元行(未示出)的N端口存储单元阵列(如两/双端口存储单元阵列)，N为大于I的正整数，其中，每个存储单元行受多个字线WLt1-WLn i中的一个使能(enable)，即每个存储单元行分别由一个字线进行使能。
列译码器106用于根据存储地址[An 1; An 2，...A0]的列地址(columnaddress)设定多个存储单元列中的一个。
多个字线驱动器110_l_110_n中的每一个親接于行译码器104和多个存储单元行中的一个。
仲裁器112耦接于多个字线驱动器110_1-110_n，用于保护相同字线上的多个存储单元不被同时访问。
应当注意的是，静态随机存取存储器100仅用于描述目的。
在正常情况下，存储单元阵列(如两/双端口 8-T存储单元阵列)102的位线WLQ-WLn:包括η位写字线(write word line)和η位读字线(read wordline);以及根据不同的规格要求，详细的电路设计可以变化，以及为了简洁起见，此处省略。
通过与行译码器104的协作，属于所选择的字线的存储单元可以用于存储特定值或输出存储在其中的值。
SRAM 100和传统SRAM的主要区别是仲裁器112能够保护存储单元阵列102的两个存储单元不同时被访问，该两个存储单元共享相同的字线，以积极避免“写干扰”问题。
更特别地，仲裁器禁用(disable) —指向字线WLtrWLn i之一的存储器单元的输入访问操作(如写/读操作)，直到一指向该相同字线的另一存储单元的上一写/读操作已经完成。
换句换说，当指向特定字线的存储单元的上一访问操作没有完成时，仲裁器112停止一指向该特定字线的另一存储单元的输入访问操作。
仲裁器112通过禁用(disable)字线驱动器来禁用输入访问操作(如写/读操作)，该字线驱动器用于负责驱动该上一访问操作(如写/读操作)所选择的该相同字线。
例如，仲裁器112可以根据字线WLtrWLn i的使用情况产生控制信号EN0-ENn i，一信号指示读操作(read operat1n)是否完成，以及另一信号指示写操作(write operat1n)是否完成。
这仅用于描述目的，并不意味着对本发明的限制。
简言之，控制信号ENtrENn i禁止两个或两个以上的写/读操作在相同字线上的多个单元上同时执行。
图2是根据本发明示例实施例说明基于March的改良型存储器测试方案的示意图。